盡管市場上的許多工具都支持基本的兼顧電源影響的 I/O 建模標(biāo)準(zhǔn)，不過，隨著內(nèi)存接口技術(shù)的不斷發(fā)展，市場對(duì)信號(hào)完整性工具的要求也日益嚴(yán)格，能實(shí)現(xiàn)在芯片、封裝和 PCB 上的耦合信號(hào)、電源和接地信號(hào)的準(zhǔn)確提取的工具卻是鳳毛麟角。

在這方面，作為電子設(shè)計(jì)自動(dòng)化（EDA）仿真領(lǐng)域的領(lǐng)軍企業(yè)，Cadence 推出的 Sigrity X 技術(shù)則是針對(duì) DDR4 和 DDR5 提供了真正的兼顧電源影響的信號(hào)完整性分析。

Sigrity X 技術(shù)不僅實(shí)現(xiàn)了芯片、封裝和 PCB 上的耦合信號(hào)、電源和接地信號(hào)的精確提取，還能同時(shí)針對(duì)反射、損耗、串?dāng)_和同步開關(guān)輸出（SSO）效應(yīng)進(jìn)行高效仿真。采用 Sigrity 技術(shù)的設(shè)計(jì)人員能迅速將晶體管級(jí)模型轉(zhuǎn)換為考慮電源影響的行為級(jí) IBIS 模型，從而在幾個(gè)小時(shí)之內(nèi)就能提供精準(zhǔn)、高效且全面考慮電源影響的仿真，大大縮短了原本需要數(shù)天的設(shè)計(jì)周期。（圖 2）

Sigrity X 技術(shù)簡化了工作流程，提供設(shè)計(jì)同步快速仿真和用于最終驗(yàn)證的簽核級(jí)準(zhǔn)確度。信號(hào)、功率和熱問題可以在每個(gè)設(shè)計(jì)階段予以解決，從而降低了設(shè)計(jì)和分析團(tuán)隊(duì)間的迭代次數(shù)。設(shè)計(jì)人員可以在設(shè)計(jì)畫布內(nèi)運(yùn)行簽核級(jí)引擎來進(jìn)行高精度的仿真，從而提供高質(zhì)量的設(shè)計(jì)，供分析團(tuán)隊(duì)進(jìn)行驗(yàn)證。之后，分析團(tuán)隊(duì)利用 Sigrity 大規(guī)模并行仿真引擎進(jìn)行全系統(tǒng)仿真，確保整個(gè)“芯片-封裝-PCB-外殼”符合設(shè)計(jì)規(guī)范，并為簽核做好準(zhǔn)備。

這些優(yōu)勢使得 Sigrity X 成為 DDR5 內(nèi)存和 112G 接口的最佳解決方案。其黃金標(biāo)準(zhǔn)的互連建模，結(jié)合了串行器/解串器（SerDes）分析和支持 IBIS 算法建模接口（AMI）的時(shí)域仿真（電路和通道仿真），賦予 Cadence 獨(dú)一無二的優(yōu)勢，從而能提取和接口合規(guī)性簽核提供完整的解決方案。

進(jìn)一步的，Sigrity XtractIM 和 Clarity 3D Solver 技術(shù)可以配合使用，這讓工程師們能夠針對(duì)各種類型的封裝創(chuàng)建出包含耦合信號(hào)、電源和接地互連模型的完整封裝模型，有效彌補(bǔ)了封裝設(shè)計(jì)和封裝表征之間的差距。

此外，Sigrity SystemSI 技術(shù)支持快速連接兼顧電源影響的 IBIS 模型和兼顧電源影響的互連模型，設(shè)計(jì)人員通過這一技術(shù)，可以迅速確定出最壞的情況，與 JEDEC 標(biāo)準(zhǔn)進(jìn)行比對(duì)，確保 DDR4/DDR5 接口（包括比特誤碼率要求）符合所有相關(guān)規(guī)范。

圖 3 是 Cadence 兼顧電源影響的檢查和仿真流程，這與傳統(tǒng)的約束驅(qū)動(dòng)的設(shè)計(jì)流程（圖 4）形成了鮮明對(duì)比。傳統(tǒng)的約束驅(qū)動(dòng)的設(shè)計(jì)流程主要包含四個(gè)部分：預(yù)布局布線、約束形成、規(guī)則檢查和布線后驗(yàn)證。

VS

當(dāng)前的眾多現(xiàn)行仿真技術(shù)中，信號(hào)分析和電源分布網(wǎng)絡(luò)（PDN）之間常常存在脫節(jié)，也會(huì)存在一些其他缺點(diǎn)。通常情況下，根據(jù)SPICE 模型的復(fù)雜性不同，有時(shí)會(huì)使用時(shí)域仿真來生成準(zhǔn)確的電阻/電感/電容（RLC）模型，而有時(shí)則會(huì)假設(shè)一個(gè)理想的接地平面。由此得出的時(shí)域模型是基于仿真提取的簡單頻率響應(yīng)，雖然較為便捷，但是在準(zhǔn)確性方面略有不足，而對(duì)于更高的頻率，工程師會(huì)使用通過混合求解器創(chuàng)建的S參數(shù)。

其實(shí)還有一種高效的方法是利用有限差分時(shí)域（FDTD）方法與混合求解器相結(jié)合，從而將覆蓋范圍擴(kuò)大到信號(hào)、電源和接地線。

這一方法的成功實(shí)踐案例是Cadence的Sigrity SPEED2000引擎工具，它集成和整合了若干個(gè)求解器的輸出，以此解決電路布線以及傳輸線和電磁場問題，能更好地展示數(shù)據(jù)和電源/接地平面之間在不同時(shí)間的相互作用。并使用 FDTD 方法來分析 IC 封裝和 PCB 的布局。為電路設(shè)計(jì)的進(jìn)一步優(yōu)化提供了重要的參考依據(jù)。

當(dāng)進(jìn)入到最終的簽核階段，工程師通常傾向于使用 3D 全波建模方法以獲得更高的準(zhǔn)確度。但這會(huì)消耗更多的計(jì)算資源并且增加仿真的時(shí)間。為了緩解這個(gè)問題，可以采用分割和并行化技術(shù)。在這方面，通過使用 Clarity 3D Solver 進(jìn)行基于有限元分析（FEM）分析，然后再結(jié)合 Sigrity XtractIM 技術(shù)，最終，各個(gè)分析結(jié)果被重新組合，形成一個(gè)基于頻率響應(yīng)的 S 參數(shù)模型，從而實(shí)現(xiàn)對(duì)整個(gè)系統(tǒng)或設(shè)計(jì)的深入和精確分析。

總結(jié)

科技的每一次飛躍，在帶來技術(shù)提升的同時(shí)，也不可避免地為設(shè)計(jì)者埋下了新的挑戰(zhàn)。在邁向 DDR5 內(nèi)存的新時(shí)代和新挑戰(zhàn)的路上，有了 Cadence Sigrity X 這把銳利的“利刃”于手，工程師們可以坦然應(yīng)對(duì)信號(hào)完整性的各種復(fù)雜問題，確保產(chǎn)品不僅與規(guī)格相符，更在性能上大放異彩，為未來創(chuàng)新之路再添一磚。

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